// ****************************************************************************** 
// Copyright     :  Copyright (C) 2018, Hisilicon Technologies Co. Ltd.
// File name     :  hipciec_ap_iob_tx_reg_reg_offset_field.h
// Project line  :  Platform And Key Technologies Development
// Department    :  CAD Development Department
// Author        :  xxx
// Version       :  1.0
// Date          :  2017/10/24
// Description   :  The description of xxx project
// Others        :  Generated automatically by nManager V4.2 
// History       :  xxx 2018/03/16 18:03:15 Create file
// ******************************************************************************

#ifndef __HIPCIEC_AP_IOB_TX_REG_REG_OFFSET_FIELD_H__
#define __HIPCIEC_AP_IOB_TX_REG_REG_OFFSET_FIELD_H__

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_PF_NUM_0_LEN             3
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_PF_NUM_0_OFFSET          5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EP_NUM_0_LEN             1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EP_NUM_0_OFFSET          4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TYPE_TRANS_MODE_0_LEN    1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TYPE_TRANS_MODE_0_OFFSET 2
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_WORK_MODE_0_LEN          1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_WORK_MODE_0_OFFSET       1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EN_0_LEN                 1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EN_0_OFFSET              0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_PF_NUM_1_LEN             3
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_PF_NUM_1_OFFSET          5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EP_NUM_1_LEN             1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EP_NUM_1_OFFSET          4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TYPE_TRANS_MODE_1_LEN    1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TYPE_TRANS_MODE_1_OFFSET 2
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_WORK_MODE_1_LEN          1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_WORK_MODE_1_OFFSET       1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EN_1_LEN                 1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EN_1_OFFSET              0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_PF_NUM_2_LEN             3
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_PF_NUM_2_OFFSET          5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EP_NUM_2_LEN             1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EP_NUM_2_OFFSET          4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TYPE_TRANS_MODE_2_LEN    1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TYPE_TRANS_MODE_2_OFFSET 2
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_WORK_MODE_2_LEN          1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_WORK_MODE_2_OFFSET       1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EN_2_LEN                 1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EN_2_OFFSET              0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_PF_NUM_3_LEN             3
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_PF_NUM_3_OFFSET          5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EP_NUM_3_LEN             1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EP_NUM_3_OFFSET          4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TYPE_TRANS_MODE_3_LEN    1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TYPE_TRANS_MODE_3_OFFSET 2
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_WORK_MODE_3_LEN          1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_WORK_MODE_3_OFFSET       1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EN_3_LEN                 1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EN_3_OFFSET              0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_PF_NUM_4_LEN             3
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_PF_NUM_4_OFFSET          5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EP_NUM_4_LEN             1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EP_NUM_4_OFFSET          4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TYPE_TRANS_MODE_4_LEN    1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TYPE_TRANS_MODE_4_OFFSET 2
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_WORK_MODE_4_LEN          1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_WORK_MODE_4_OFFSET       1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EN_4_LEN                 1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EN_4_OFFSET              0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_PF_NUM_5_LEN             3
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_PF_NUM_5_OFFSET          5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EP_NUM_5_LEN             1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EP_NUM_5_OFFSET          4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TYPE_TRANS_MODE_5_LEN    1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TYPE_TRANS_MODE_5_OFFSET 2
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_WORK_MODE_5_LEN          1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_WORK_MODE_5_OFFSET       1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EN_5_LEN                 1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EN_5_OFFSET              0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EXT_REGION_SIZE_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EXT_REGION_SIZE_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EXT_REGION_SIZE_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EXT_REGION_SIZE_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EXT_REGION_SIZE_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EXT_REGION_SIZE_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EXT_REGION_SIZE_3_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EXT_REGION_SIZE_3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EXT_REGION_SIZE_4_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EXT_REGION_SIZE_4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EXT_REGION_SIZE_5_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_EXT_REGION_SIZE_5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_REGION_SIZE_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_REGION_SIZE_0_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_REGION_SIZE_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_REGION_SIZE_1_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_REGION_SIZE_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_REGION_SIZE_2_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_REGION_SIZE_3_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_REGION_SIZE_3_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_REGION_SIZE_4_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_REGION_SIZE_4_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_REGION_SIZE_5_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_REGION_SIZE_5_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_L_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_L_0_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_L_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_L_1_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_L_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_L_2_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_L_3_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_L_3_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_L_4_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_L_4_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_L_5_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_L_5_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_H_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_H_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_H_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_H_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_H_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_H_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_H_3_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_H_3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_H_4_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_H_4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_H_5_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_BASE_ADDR_H_5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_L_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_L_0_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_L_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_L_1_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_L_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_L_2_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_L_3_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_L_3_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_L_4_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_L_4_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_L_5_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_L_5_OFFSET 12

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_H_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_H_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_H_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_H_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_H_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_H_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_H_3_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_H_3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_H_4_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_H_4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_H_5_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TXATU_TAR_ADDR_H_5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT0_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT1_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT2_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT3_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT4_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT5_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT6_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT6_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT7_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT7_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT8_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT8_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT9_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT9_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT10_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT10_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT11_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT11_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT12_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT12_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT13_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT13_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT14_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT14_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT15_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT15_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT16_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT16_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT17_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT17_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT18_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT18_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT19_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_TAG_NUM_PORT19_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_CFG_EP0_CPLH_CRED_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_CFG_EP0_CPLH_CRED_OFFSET 16
#define HIPCIEC_AP_IOB_TX_REG_CFG_EP0_BUF_SIZE_LEN     16
#define HIPCIEC_AP_IOB_TX_REG_CFG_EP0_BUF_SIZE_OFFSET  0

#define HIPCIEC_AP_IOB_TX_REG_CFG_EP1_CPLH_CRED_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_CFG_EP1_CPLH_CRED_OFFSET 16
#define HIPCIEC_AP_IOB_TX_REG_CFG_EP1_BUF_SIZE_LEN     16
#define HIPCIEC_AP_IOB_TX_REG_CFG_EP1_BUF_SIZE_OFFSET  0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_0_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_1_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_2_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_3_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_4_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_5_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_6_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_6_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_7_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_7_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_8_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_8_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_9_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_9_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_10_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_10_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_11_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_11_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_12_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_12_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_13_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_13_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_14_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_14_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_15_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_15_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_16_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_16_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_17_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_17_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_18_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_18_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_19_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_REQ_TIMER_CFG_19_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TIMER_CFG0_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TIMER_CFG0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TIMER_CFG1_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TIMER_CFG1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TIMER_CFG2_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TIMER_CFG2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TIMER_CFG3_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TIMER_CFG3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TIMER_CFG4_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TIMER_CFG4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TIMER_CFG5_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TIMER_CFG5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TIMER_CFG6_LEN    24
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TIMER_CFG6_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_0_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_1_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_2_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_3_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_4_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_5_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_6_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_6_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_7_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_7_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_8_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_8_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_9_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_9_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_10_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_10_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_11_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_11_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_12_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_12_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_13_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_13_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_14_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_14_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_15_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_15_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_16_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_16_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_17_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_17_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_18_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_18_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_19_LEN    12
#define HIPCIEC_AP_IOB_TX_REG_IOB_CRS_RETRY_COUNTER_CFG_19_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_ADDR_UNMATCH_SET_LEN    1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_ADDR_UNMATCH_SET_OFFSET 20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_REQ_TOUT_SET_LEN     20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_REQ_TOUT_SET_OFFSET  0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_REQ_TOUT_SET_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_REQ_TOUT_SET_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TOUT_SET_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TOUT_SET_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_RETRY_OVER_SET_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_RETRY_OVER_SET_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_RAM_ECC_MSK_LEN     6
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_RAM_ECC_MSK_OFFSET  21
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_ADDR_UNMATCH_MSK_LEN    1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_ADDR_UNMATCH_MSK_OFFSET 20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_REQ_TOUT_MSK_LEN     20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_REQ_TOUT_MSK_OFFSET  0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_WR_RAM_ECC_MSK_LEN    6
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_WR_RAM_ECC_MSK_OFFSET 20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_REQ_TOUT_MSK_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_REQ_TOUT_MSK_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TOUT_MSK_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TOUT_MSK_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_RETRY_OVER_MSK_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_RETRY_OVER_MSK_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_RAM_ECC_INT_LEN     6
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_RAM_ECC_INT_OFFSET  21
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_ADDR_UNMATCH_INT_LEN    1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_ADDR_UNMATCH_INT_OFFSET 20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_REQ_TOUT_INT_LEN     20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_REQ_TOUT_INT_OFFSET  0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_WR_RAM_ECC_INT_LEN    6
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_WR_RAM_ECC_INT_OFFSET 20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_REQ_TOUT_INT_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_REQ_TOUT_INT_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TOUT_INT_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_TOUT_INT_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_RETRY_OVER_INT_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_RETRY_OVER_INT_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_UNMATCH_ADDR_L_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_UNMATCH_ADDR_L_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_UNMATCH_ADDR_H_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_UNMATCH_ADDR_H_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_WR_RAM_ECC_INJECT_0_LEN    2
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_WR_RAM_ECC_INJECT_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_WR_RAM_ECC_INJECT_1_LEN    2
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_WR_RAM_ECC_INJECT_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_WR_RAM_ECC_INJECT_2_LEN    2
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_WR_RAM_ECC_INJECT_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_WR_RAM_ECC_INFO_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_WR_RAM_ECC_INFO_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_WR_RAM_ECC_INFO_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_WR_RAM_ECC_INFO_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_WR_RAM_ECC_INFO_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_WR_RAM_ECC_INFO_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_RAM_ECC_INJECT_0_LEN    2
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_RAM_ECC_INJECT_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_RAM_ECC_INJECT_1_LEN    2
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_RAM_ECC_INJECT_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_RAM_ECC_INJECT_2_LEN    2
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_RAM_ECC_INJECT_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_RAM_ECC_INFO_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_RAM_ECC_INFO_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_RAM_ECC_INFO_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_RAM_ECC_INFO_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_RAM_ECC_INFO_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_RAM_ECC_INFO_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_AP_LINKDOWN_RST_EN_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_AP_LINKDOWN_RST_EN_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_RESET_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_RESET_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CFG_RESET_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CFG_RESET_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_AP_WAIT_IDLE_TIMER_UNIT_LEN    2
#define HIPCIEC_AP_IOB_TX_REG_AP_WAIT_IDLE_TIMER_UNIT_OFFSET 16
#define HIPCIEC_AP_IOB_TX_REG_AP_WAIT_IDLE_TIMER_CFG_LEN     12
#define HIPCIEC_AP_IOB_TX_REG_AP_WAIT_IDLE_TIMER_CFG_OFFSET  0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ENTRY_WL_0_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ENTRY_WL_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ENTRY_WL_1_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ENTRY_WL_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ENTRY_WL_2_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ENTRY_WL_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRY_WL_0_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRY_WL_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRY_WL_1_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRY_WL_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRY_WL_2_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRY_WL_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT0_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT1_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT2_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT3_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT4_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT5_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT6_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT6_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT7_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT7_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT8_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT8_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT9_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT9_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT10_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT10_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT11_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT11_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT12_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT12_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT13_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT13_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT14_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT14_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT15_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT15_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT16_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT16_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT17_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT17_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT18_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT18_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT19_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BLK_CNT_PORT19_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT0_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT1_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT2_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT3_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT4_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT5_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT6_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT6_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT7_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT7_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT8_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT8_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT9_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT9_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT10_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT10_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT11_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT11_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT12_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT12_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT13_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT13_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT14_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT14_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT15_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT15_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT16_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT16_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT17_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT17_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT18_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT18_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT19_LEN    7
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BLK_CNT_PORT19_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_ECAM_START_BUS_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_ECAM_START_BUS_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_ECAM_BASE_ADDR_L_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_ECAM_BASE_ADDR_L_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_ECAM_BASE_ADDR_H_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_ECAM_BASE_ADDR_H_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_POISON_CTRL_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_POISON_CTRL_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_POISON_FORWARDING_LEN    3
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_POISON_FORWARDING_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ERR_EN_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ERR_EN_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_ERR_RPLC_DATA_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_ERR_RPLC_DATA_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_DELAY_EN_LEN     1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_DELAY_EN_OFFSET  16
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_DELAY_CFG_LEN    16
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_DELAY_CFG_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_DELAY_PORT_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_DELAY_PORT_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_DELAY_EN_LEN     1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_DELAY_EN_OFFSET  16
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_DELAY_CFG_LEN    16
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_DELAY_CFG_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_DELAY_PORT_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_DELAY_PORT_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_DELAY_EN_LEN     1
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_DELAY_EN_OFFSET  16
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_DELAY_CFG_LEN    16
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_DELAY_CFG_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_DELAY_PORT_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_DELAY_PORT_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_CFG_INSERT_RD_AFTER_WR_ORDERING_ERR_LEN    1
#define HIPCIEC_AP_IOB_TX_REG_CFG_INSERT_RD_AFTER_WR_ORDERING_ERR_OFFSET 17
#define HIPCIEC_AP_IOB_TX_REG_CFG_INSERT_WR_AFTER_WR_ORDERING_ERR_LEN    1
#define HIPCIEC_AP_IOB_TX_REG_CFG_INSERT_WR_AFTER_WR_ORDERING_ERR_OFFSET 16
#define HIPCIEC_AP_IOB_TX_REG_CFG_SET_SOC_RD_TO_PCIE_NP_ORDERING_LEN     1
#define HIPCIEC_AP_IOB_TX_REG_CFG_SET_SOC_RD_TO_PCIE_NP_ORDERING_OFFSET  0

#define HIPCIEC_AP_IOB_TX_REG_CFG_MAX_NP_TYPE2_CREDIT_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_CFG_MAX_NP_TYPE2_CREDIT_OFFSET 16
#define HIPCIEC_AP_IOB_TX_REG_CFG_MAX_NP_TYPE1_CREDIT_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_CFG_MAX_NP_TYPE1_CREDIT_OFFSET 8
#define HIPCIEC_AP_IOB_TX_REG_CFG_MAX_P_TYPE0_CREDIT_LEN     8
#define HIPCIEC_AP_IOB_TX_REG_CFG_MAX_P_TYPE0_CREDIT_OFFSET  0

#define HIPCIEC_AP_IOB_TX_REG_CFG_MAX_DATA_ENTRY_NUM_LEN        8
#define HIPCIEC_AP_IOB_TX_REG_CFG_MAX_DATA_ENTRY_NUM_OFFSET     8
#define HIPCIEC_AP_IOB_TX_REG_CFG_MAX_ORDERING_ENTRY_NUM_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_CFG_MAX_ORDERING_ENTRY_NUM_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_CHI_UNEXPECTED_TRANSACTION_RCVD_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_CHI_UNEXPECTED_TRANSACTION_RCVD_OFFSET 24
#define HIPCIEC_AP_IOB_TX_REG_CFG_CHI_MISC_CTRL_LEN                  22
#define HIPCIEC_AP_IOB_TX_REG_CFG_CHI_MISC_CTRL_OFFSET               2
#define HIPCIEC_AP_IOB_TX_REG_CFG_CHI_BUF_ECC_2BIT_INJECT_LEN        1
#define HIPCIEC_AP_IOB_TX_REG_CFG_CHI_BUF_ECC_2BIT_INJECT_OFFSET     1
#define HIPCIEC_AP_IOB_TX_REG_CFG_CHI_BUF_ECC_1BIT_INJECT_LEN        1
#define HIPCIEC_AP_IOB_TX_REG_CFG_CHI_BUF_ECC_1BIT_INJECT_OFFSET     0

#define HIPCIEC_AP_IOB_TX_REG_CFG_NP_MAX_ENTRIES_ALLOWED_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_CFG_NP_MAX_ENTRIES_ALLOWED_OFFSET 8
#define HIPCIEC_AP_IOB_TX_REG_CFG_P_MAX_ENTRIES_ALLOWED_LEN     8
#define HIPCIEC_AP_IOB_TX_REG_CFG_P_MAX_ENTRIES_ALLOWED_OFFSET  0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_3_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_4_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_5_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_6_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_6_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_7_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_7_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_8_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_8_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_9_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_9_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_10_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_10_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_11_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_11_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_12_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_12_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_13_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_13_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_14_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_14_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_15_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_15_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_16_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_16_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_17_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_17_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_18_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_18_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_19_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_19_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_20_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_20_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_21_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_21_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_22_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_22_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_23_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_23_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_24_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_24_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_25_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_25_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_26_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_26_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_27_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_27_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_28_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_28_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_29_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_29_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_30_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_30_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_31_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_31_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_32_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_32_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_33_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_33_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_34_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_34_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_35_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_35_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_36_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_36_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_37_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_37_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_38_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_38_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_39_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_CHI2CPIE_DFX_39_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_STATUS_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_STATUS_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CHI_PORT_P_STATUS_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CHI_PORT_P_STATUS_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CHI_PORT_NP_STATUS_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CHI_PORT_NP_STATUS_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_SLV_PORT_STATUS_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_SLV_PORT_STATUS_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_SLV_PORT_P_STATUS_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_SLV_PORT_P_STATUS_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_SLV_PORT_NP_STATUS_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_SLV_PORT_NP_STATUS_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_FIFO_DFX0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_FIFO_DFX0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_FIFO_DFX1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_FIFO_DFX1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_FIFO_DFX2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_FIFO_DFX2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_FIFO_DFX0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_FIFO_DFX0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_FIFO_DFX1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_FIFO_DFX1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_FIFO_DFX2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_FIFO_DFX2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_IN_CNT_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_IN_CNT_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_IN_CNT_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_IN_CNT_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_IN_CNT_DFX_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_IN_CNT_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_OUT_CNT_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_OUT_CNT_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_OUT_CNT_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_OUT_CNT_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_OUT_CNT_DFX_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_OUT_CNT_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ENTRY_ST0_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ENTRY_ST0_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ENTRY_ST0_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ENTRY_ST0_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ENTRY_ST0_DFX_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ENTRY_ST0_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_3_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_4_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_5_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_6_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_6_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_7_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_7_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_8_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_8_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_9_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_9_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_10_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_10_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_11_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_11_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_12_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_12_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_13_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_13_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_14_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_14_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_15_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_15_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_16_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_16_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_17_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_17_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_18_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_18_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_19_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_CNT_DFX_19_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_IN_CNT_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_IN_CNT_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_IN_CNT_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_IN_CNT_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_IN_CNT_DFX_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_IN_CNT_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_OUT_CNT_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_OUT_CNT_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_OUT_CNT_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_OUT_CNT_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_OUT_CNT_DFX_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_OUT_CNT_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_IN_CNT_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_IN_CNT_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_IN_CNT_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_IN_CNT_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_IN_CNT_DFX_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_IN_CNT_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST0_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST0_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST0_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST0_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST0_DFX_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST0_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST0_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST0_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST0_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST0_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST0_DFX_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST0_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST1_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST1_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST1_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST1_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST1_DFX_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST1_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST1_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST1_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST1_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST1_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST1_DFX_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST1_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST2_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST2_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST2_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST2_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST2_DFX_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYL_ST2_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST2_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST2_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST2_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST2_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST2_DFX_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ENTRYH_ST2_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_OUT_CNT_DFX_0_LEN    16
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_OUT_CNT_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_OUT_CNT_DFX_1_LEN    16
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_OUT_CNT_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_OUT_CNT_DFX_2_LEN    16
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_OUT_CNT_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_3_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_4_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_5_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_6_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_6_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_7_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_7_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_8_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_8_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_9_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_9_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_10_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_10_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_11_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_11_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_12_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_12_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_13_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_13_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_14_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_14_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_15_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_15_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_16_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_16_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_17_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_17_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_18_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_18_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_19_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_CNT_DFX_19_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_3_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_4_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_5_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_6_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_6_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_7_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_7_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_8_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_8_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_9_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_9_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_10_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_10_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_11_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_11_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_12_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_12_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_13_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_13_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_14_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_14_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_15_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_15_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_16_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_16_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_17_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_17_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_18_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_18_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_19_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_CNT_DFX_19_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_2_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_3_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_4_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_5_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_6_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_6_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_7_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_7_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_8_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_8_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_9_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_9_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_10_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_10_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_11_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_11_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_12_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_12_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_13_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_13_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_14_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_14_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_15_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_15_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_16_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_16_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_17_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_17_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_18_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_18_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_19_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_ERR_CNT_DFX_19_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CNT_LATENCY_EN_LEN      3
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CNT_LATENCY_EN_OFFSET   20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CNT_LATENCY_PORT_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CNT_LATENCY_PORT_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BW_UNIT_LEN    2
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BW_UNIT_OFFSET 23
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BW_EN_LEN      3
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BW_EN_OFFSET   20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BW_PORT_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_BW_PORT_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BW_UNIT_LEN    2
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BW_UNIT_OFFSET 23
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BW_EN_LEN      3
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BW_EN_OFFSET   20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BW_PORT_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_BW_PORT_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_BW_UNIT_LEN    2
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_BW_UNIT_OFFSET 23
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_BW_EN_LEN      3
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_BW_EN_OFFSET   20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_BW_PORT_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_BW_PORT_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW0_DFX_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW0_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW0_DFX_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW0_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW0_DFX_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW0_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW1_DFX_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW1_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW1_DFX_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW1_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW1_DFX_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW1_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW2_DFX_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW2_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW2_DFX_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW2_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW2_DFX_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_P_BW2_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW0_DFX_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW0_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW0_DFX_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW0_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW0_DFX_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW0_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW1_DFX_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW1_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW1_DFX_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW1_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW1_DFX_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW1_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW2_DFX_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW2_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW2_DFX_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW2_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW2_DFX_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_BW2_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW0_DFX_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW0_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW0_DFX_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW0_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW0_DFX_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW0_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW1_DFX_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW1_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW1_DFX_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW1_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW1_DFX_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW1_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW2_DFX_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW2_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW2_DFX_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW2_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW2_DFX_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_CPL_BW2_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY0_DFX_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY0_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY0_DFX_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY0_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY0_DFX_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY0_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY1_DFX_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY1_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY1_DFX_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY1_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY1_DFX_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY1_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY2_DFX_0_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY2_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY2_DFX_1_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY2_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY2_DFX_2_LEN    20
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_PORT_NP_LATENCY2_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_TOTAL_CNT_0_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_TOTAL_CNT_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_TOTAL_CNT_1_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_TOTAL_CNT_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_TOTAL_CNT_2_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_TOTAL_CNT_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_TOTAL_CNT_3_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_TOTAL_CNT_3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_TOTAL_CNT_4_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_TOTAL_CNT_4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_TOTAL_CNT_5_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_TOTAL_CNT_5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_TOTAL_CNT_6_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_TOTAL_CNT_6_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_ERR_DFX_0_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_ERR_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_ERR_DFX_1_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_ERR_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_ERR_DFX_2_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_ERR_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_ERR_DFX_3_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_ERR_DFX_3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_ERR_DFX_4_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_ERR_DFX_4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_ERR_DFX_5_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_ERR_DFX_5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_ERR_DFX_6_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_ERR_DFX_6_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_STATUS_0_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_STATUS_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_STATUS_1_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_STATUS_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_STATUS_2_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_STATUS_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_STATUS_3_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_STATUS_3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_STATUS_4_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_STATUS_4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_STATUS_5_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_STATUS_5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_STATUS_6_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_P_ITF_STATUS_6_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_TOTAL_CNT_0_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_TOTAL_CNT_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_TOTAL_CNT_1_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_TOTAL_CNT_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_TOTAL_CNT_2_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_TOTAL_CNT_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_ERR_DFX_0_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_ERR_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_ERR_DFX_1_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_ERR_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_ERR_DFX_2_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_ERR_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_STATUS_DFX_0_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_STATUS_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_STATUS_DFX_1_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_STATUS_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_STATUS_DFX_2_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_NP_ITF_STATUS_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_TOTAL_CNT_0_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_TOTAL_CNT_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_TOTAL_CNT_1_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_TOTAL_CNT_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_TOTAL_CNT_2_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_TOTAL_CNT_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_TOTAL_CNT_3_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_TOTAL_CNT_3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_TOTAL_CNT_4_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_TOTAL_CNT_4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_TOTAL_CNT_5_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_TOTAL_CNT_5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_TOTAL_CNT_6_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_TOTAL_CNT_6_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_TOTAL_CNT_7_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_TOTAL_CNT_7_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_ERR_DFX_0_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_ERR_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_ERR_DFX_1_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_ERR_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_ERR_DFX_2_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_ERR_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_ERR_DFX_3_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_ERR_DFX_3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_ERR_DFX_4_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_ERR_DFX_4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_ERR_DFX_5_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_ERR_DFX_5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_ERR_DFX_6_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_ERR_DFX_6_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_ERR_DFX_7_LEN    4
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_ERR_DFX_7_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_STATUS_DFX_0_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_STATUS_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_STATUS_DFX_1_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_STATUS_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_STATUS_DFX_2_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_STATUS_DFX_2_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_STATUS_DFX_3_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_STATUS_DFX_3_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_STATUS_DFX_4_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_STATUS_DFX_4_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_STATUS_DFX_5_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_STATUS_DFX_5_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_STATUS_DFX_6_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_STATUS_DFX_6_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_STATUS_DFX_7_LEN    5
#define HIPCIEC_AP_IOB_TX_REG_IOB_TX_CPL_ITF_STATUS_DFX_7_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_NAT_RX_DISABLE_LEN    2
#define HIPCIEC_AP_IOB_TX_REG_IOB_NAT_RX_DISABLE_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_INF_DFX_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_INF_DFX_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_ODR_NUM_DFX_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_ODR_NUM_DFX_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_NAT_NUM_DFX_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_NAT_NUM_DFX_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_SDI_NUM_DFX_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_SDI_NUM_DFX_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_ODR_RESP_NUM_DFX_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_ODR_RESP_NUM_DFX_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_SDI_NAT_RESP_NUM_DFX_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_SDI_NAT_RESP_NUM_DFX_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_ODR_NO_ACK_DFX_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_ODR_NO_ACK_DFX_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_NAT_NO_ACK_DFX_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_NAT_NO_ACK_DFX_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_SDI_NO_ACK_DFX_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_IB_BAR_SDI_NO_ACK_DFX_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_INF_DFX0_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_INF_DFX0_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_INF_DFX0_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_INF_DFX0_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_INF_DFX1_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_INF_DFX1_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_INF_DFX1_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_INF_DFX1_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_INF_DFX2_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_INF_DFX2_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_INF_DFX2_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_INF_DFX2_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_P_NUM_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_P_NUM_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_P_NUM_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_P_NUM_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_NP_CPL_NUM_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_NP_CPL_NUM_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_NP_CPL_NUM_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_NP_CPL_NUM_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_RX_P_NUM_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_RX_P_NUM_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_RX_P_NUM_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_RX_P_NUM_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_RX_NP_CPL_NUM_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_RX_NP_CPL_NUM_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_RX_NP_CPL_NUM_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_RX_NP_CPL_NUM_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_P_NO_ACK_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_P_NO_ACK_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_P_NO_ACK_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_P_NO_ACK_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_NP_CPL_NO_ACK_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_NP_CPL_NO_ACK_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_NP_CPL_NO_ACK_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_NP_CPL_NO_ACK_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_RX_REQ_CPL_NO_ACK_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_RX_REQ_CPL_NO_ACK_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_RX_REQ_CPL_NO_ACK_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_RX_REQ_CPL_NO_ACK_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_RX_P_BRESP_NO_ACK_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_RX_P_BRESP_NO_ACK_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_RX_P_BRESP_NO_ACK_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_RX_P_BRESP_NO_ACK_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_NP_CPL_ERR_NUM_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_NP_CPL_ERR_NUM_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_NP_CPL_ERR_NUM_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_NP_CPL_ERR_NUM_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_P_ERR_NUM_DFX_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_P_ERR_NUM_DFX_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_P_ERR_NUM_DFX_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_P_ERR_NUM_DFX_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_P_ID_ST_DFX0_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_P_ID_ST_DFX0_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_P_ID_ST_DFX0_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_P_ID_ST_DFX0_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_P_ID_ST_DFX1_0_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_P_ID_ST_DFX1_0_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_P_ID_ST_DFX1_1_LEN    32
#define HIPCIEC_AP_IOB_TX_REG_IOB_DWC_TX_P_ID_ST_DFX1_1_OFFSET 0

#define HIPCIEC_AP_IOB_TX_REG_IOB_NAT_RX_BLK_ODR_EN_LEN      2
#define HIPCIEC_AP_IOB_TX_REG_IOB_NAT_RX_BLK_ODR_EN_OFFSET   18
#define HIPCIEC_AP_IOB_TX_REG_IOB_NAT_RX_BLK_CORE_EN_LEN     2
#define HIPCIEC_AP_IOB_TX_REG_IOB_NAT_RX_BLK_CORE_EN_OFFSET  16
#define HIPCIEC_AP_IOB_TX_REG_IOB_NAT_RX_BLK_ODR_CNT_LEN     8
#define HIPCIEC_AP_IOB_TX_REG_IOB_NAT_RX_BLK_ODR_CNT_OFFSET  8
#define HIPCIEC_AP_IOB_TX_REG_IOB_NAT_RX_BLK_CORE_CNT_LEN    8
#define HIPCIEC_AP_IOB_TX_REG_IOB_NAT_RX_BLK_CORE_CNT_OFFSET 0

#endif // __HIPCIEC_AP_IOB_TX_REG_REG_OFFSET_FIELD_H__
